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RISC-VとChiselで学ぶ はじめてのCPU自作 ――オープンソース命令セットによるカスタムCPU実装への第一歩
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- オープンソースの命令セットRISC-VでCPU自作にチャレンジ 本書では、UCバークレーで開発されたオープンソースの命令セット(ISA)「RISC-V」を用いて、CPUの作り方を解説します。コンピュータアーキテクチャ、ハードウェアに関する知識があまりない方にも理解できるように基礎からわかりやすく学んでいきます。CPUとコンピュータアーキテクチャのしくみを解説したうえで、基本整数命令の実装から、CPUの高速化で活躍するパイプラインの実装、スーパーコンピューターでも活躍するベクトル拡張命令(SIMD)、さらに、汎用CPUでは負荷の高い処理をより高速に実行するためにCPUへ追加可能なカスタム命令の実装までを行います。CPU設計に用いる基本言語としては、Velilogを抽象化したHDL(ハードウェア記述言語)であるChiselを利用しています。 CPUの自作範囲に関して、手順が煩雑なFPGAでの動作確認は行わず、ソフトウェア上でエミュレーションをゴールとしているので、ソフトウェアエンジニアの方にも取っ付きやすいものとなっています。 巻末には、昨今RISC-Vが注目されている理由を整理するため、RISC-Vのもたらす価値についてまとめています。 (目次)第I部 CPU自作のための基礎知識第1章 CPUとは何か 1-1 電子回路が論理を表現できる理由 1-2 基本論理回路がCPUを実現できる理由 1-3 CPUの製造プロセス第2章 コンピュータ・アーキテクチャ 2-1 メモリ 2-2 コンピュータの基本的な処理の流れ第3章 ハードウェア記述言語Chiselの基本 3-1 Chiselとは 3-2 オブジェクト指向とは 3-3 Scalaの基本文法 3-4 Chiselの基本文法第II部「簡単なCPUの実装」第4章 環境構築 4-1 chisel-templateのダウンロード 4-2 Dockerによる実行環境の構築 4-3 命令bit列および定数ファイル 4-4 第II部で実装する命令とChiselコード全体第5章 命令フェッチの実装 5-1 Chiselコードの概要 5-2 Chiselの実装第6章 ChiselTestによる命令フェッチテスト 6-1 ChiselTestのインストール 6-2 テストの流れ 6-3 Chiselテストコードの作成 6-4 メモリ用hexファイルの作成 6-5 printfを活用したデバッグ信号の出力 6-6 テストの実行 6-7 Dockerコンテナのcommit第7章 命令デコーダの実装 7-1 Chiselの実装 7-2 テストの実行第8章 LW命令の実装 8-1 RISC-VのLW命令定義 8-2 Chiselの実装 8-3 テストの実行第9章 SW命令の実装 9-1 RISC-VのSW命令定義 9-2 Chiselの実装 9-3 テストの実行第10章 加減算命令の実装 10-1 RISC-Vの加減算命令定義 10-2 Chiselの実装第11章 論理演算の実装 11-1 RISC-Vの論理演算命令定義 11-2 Chiselの実装第12章 デコーダの強化 12-1 ALU用デコード 12-2 MEM用デコード 12-3 WB用デコード第13章 シフト演算の実装 13-1 RISC-Vのシフト演算命令定義 13-2 Chiselの実装第14章 比較演算の実装 14-1 RISC-Vの比較演算命令定義 14-2 Chiselの実装第15章 分岐命令の実装 15-1 RISC-Vの分岐命令定義 15-2 Chiselの実装第16章 ジャンプ命令の実装 16-1 RISC-Vのジャンプ命令定義 16-2 Chiselの実装第17章 即値ロード命令の実装 17-1 RISC-Vの即値ロード命令定義 17-2 Chiselの実装第18章 CSR命令の実装 18-1 RISC-VのCSR命令定義 18-2 Chiselの実装第19章 ECALLの実装 19-1 RISC-VのECALL命令定義 19-2 Chiselの実装第20章 riscv-testsによるテスト 20-1 riscv-testsのビルド 20-2 ELFファイルをBINファイルへ変換 20-3 BINファイルのhex化 20-4 riscv-testsのパス条件 20-5 riscv-testsの実行 20-6 一括テストスクリプト第21章 Cプログラムを動かしてみよう 21-1 Cプログラム作成 21-2 コンパイル 21-3 リンク 21-4 機械語のhex化とdumpファイルの生成 21-5 テストの実行第III部 パイプラインの実装第22章 パイプラインとは 22-1 パイプライン処理の意義 22-2 CPU処理のパイプライン化 22-3 第III部で完成するChiselコード第23章 パイプラインレジスタの実装 23-1 レジスタ定義 23-2 IFステージ 23-3 IDステージ 23-4 EXステージ 23-5 MEMステージ 23-6 WBステージ第24章 分岐ハザード処理 24-1 分岐ハザードとは 24-2 Chiselの実装 24-3 分岐ハザードのテスト第25章 データハザード処理 25-1 データハザードとは 25-2 フォワーディングのChisel実装 25-3 ストールのChisel実装 25-4 データハザードのテスト第IV部 ベクトル拡張命令の実装第26章 ベクトル命令とは第27章 VSETVLI命令の実装第28章 ベクトルロード命令の実装第29章 ベクトル加算命令VADD.VVの実装第30章 ベクトルストア命令の実装第V部 カスタム命令の実装第31章 カスタム命令の意義第32章 ポピュレーションカウント命令の実装付録 RISC-Vの価値
| Publisher | 技術評論社 |
| Publication date | August 25, 2021 |
| Language | Japanese |
| Print length | 336 pages |
| ISBN-10 | 4297123053 |
| ISBN-13 | 978-4297123055 |
| Item Weight | 660 g |
| Dimensions | 7.28 x 0.94 x 9.09 inches (18.5 x 2.4 x 23.1 cm) |
產品描述
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⻄⼭ 悠太朗 , 井⽥健太 Format: Tankobon Softcover Computers Editorial Review
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